DDR3 SDRAMは,高速操作を達成するために,ダブルデータレートアーキテクチャを使用する.
8n-prefetchアーキテクチャで,I/Oピンのクロックサイクルごとに2つのデータワードを転送するように設計されたインターフェース.
DDR3 SDRAMの単一の読み書き操作は,実際に単一の8nビット幅の4時間サイクルのデータ転送で構成される.
内部のDRAMコアと8つの対応するnビット幅,I/Oピンの1時間半サイクルのデータ転送
DDR3 SDRAM入力でデータキャプチャに使用するために,データと共に,差分データストロブ (DQS,DQS#) が外部に送信される.
DQSは WRITEのデータで中心に並べられています